O Cérebro do Inverter, Parte 5: O Defeito 'Pulso Anão' que Engana o PLL (e Como um Simples Atraso o Resolve) | Notícias Climatrônico

O Cérebro do Inverter, Parte 5: O Defeito ‘Pulso Anão’ que Engana o PLL (e Como um Simples Atraso o Resolve)

INTRODUÇÃO

Pega essa visão: você está na bancada, o cliente reclama de jitter no compressor ou de uma perda intermitente de sincronismo no BLDC da evaporadora — sinais aparentemente sincronizados, mas o motor “tremendo” ou o VCO do inversor dando umas escapadas. A primeira reação do técnico é checar conexões, drivers e mosfets. Mas às vezes o problema mora num cantinho lógico, entre o detector de fase/frequência e a charge pump do PLL. Eletrônica é uma só: do grande inversor ao menor chip lógico, tudo influencia o comportamento final.

Recentemente li um artigo técnico muito bom da All About Circuits — “Preventing Runt Pulses in Phase/Frequency Detectors” — que traz uma solução prática e elegante para um problema sutil porém devastador: o chamado “runt pulse” (pulso anão ou pulso atrofiado) gerado por certos detectores de fase/frequência (PFDs). Nesse texto eu explico, no nível prático e de bancada, o que é esse pulso, por que ele leva à instabilidade do PLL e do motor, e como uma pequena modificação de atraso no caminho de reset (delay) corrige o estrago. Bora nós: vou mostrar diagramas de tempo, valores práticos, componentes SMD comuns e como diagnosticar esse defeito em placas de ar-condicionado e inversores de marcas como Midea, Gree, LG, Carrier.

No artigo eu vou:

Rever rapidamente o funcionamento do PFD e da charge pump (ligando com artigos anteriores da série);
Analisar o surgimento do runt pulse e da zona morta com diagramas de tempo (antes e depois da correção);
Mostrar como inserir um elemento de atraso no caminho de reset resolve o problema, com opções práticas: gate lógico, RC, monoestável;
Dar procedimentos de diagnóstico e reparo na bancada (o que medir, onde medir, valores típicos).

Toda placa tem reparo — mas primeiro precisamos saber onde procurar. Tamamo junto.

CONTEXTO TÉCNICO

Como funciona um PFD e a charge pump (revisão curta)

No núcleo do PLL (Phase-Locked Loop) temos três blocos principais: o Phase/Frequency Detector (PFD), a charge pump (fonte/sumidouro de corrente controlada) e o loop filter (filtro passa-baixa) que alimenta o VCO (ou PLL interno do driver). O PFD compara a fase/frequência de duas entradas (por exemplo, referência e retorno do sensor do motor) e gera dois sinais digitais: UP (quando referência adianta) e DOWN (quando referência atrasa). Esses sinais dirigem a charge pump para injetar (UP) ou drenar (DOWN) corrente para o filtro, ajustando a tensão de controle do VCO até que as fases estejam travadas.

Arquiteturas comuns de PFD usam flip-flops D ou JK com lógica de reset para gerar pulsos UP/DOWN com largura proporcional ao erro de fase temporal entre as entradas. Quando as bordas são próximas (erro de fase muito pequeno), os pulsos podem tornar-se extremamente curtos. Esses pulsos controlam transistores na charge pump — tipicamente MOSFETs ou CMOS — que aplicam correntes de corrente constante ao loop filter. O comportamento correto depende da geração de pulsos com largura suficiente e consistente.

Zona morta, banda morta e por que o PFD precisa garantir pulso mínimo

Se o PFD tiver uma “dead zone” (zona morta) central onde nenhum pulso é gerado quando o erro de fase é pequeno, o PLL perde sensibilidade e pode apresentar pequeno deslocamento de fase ou oscilação. Ainda pior: pulsos muito curtos (runt pulses) podem não acionar plenamente os transistores da charge pump — devido a tempos de subida/descida, atraso de propagação e capacitâncias internas — resultando em correntes efetivas inconsistentes. Isso se traduz em jitter no sinal de controle do VCO e, consequentemente, no motor BLDC: torque irregular, ruído e risco de desarme por perda de sincronismo.

Historicamente, projetistas de PLL adotaram várias estratégias: usar PFDs com circuito interno que garante pulse-width mínimo; adicionar circuitos de non-overlap; ou criar delays no caminho de reset para instituir um width mínimo. O artigo da All About Circuits foca nessa última solução porque é simples, robusta e facilmente implementável em placas já existentes.

ANÁLISE APROFUNDADA

O que é um “runt pulse” e como ele aparece (explicação com timing)

Um runt pulse é um pulso cuja amplitude pode estar correta, mas cuja largura é tão pequena que o circuito subsequente (charge pump) não o reconhece de forma consistente — ou que sobe/cae de maneira parcial por efeitos analógicos. Em PFDs clássicos baseados em flip-flops, o reset é acionado na borda de um dos sinais (ou de ambos), e se as bordas de entrada estiverem muito próximas, o intervalo onde um flip-flop está ativo fica minúsculo.

Veja ASCII timing simplificado (antes da correção):

Referência: ─────┐ ─────┐ ↑ ↑ Sinal A: ────┐────────────┐─── ↑ ↑ Sinal B: ─────┐───────────┐── UP (saída): ──┐──────────────┐── | | ─┴─ ─┴─ DOWN (saída): ─┬──────────────┬── | | Reset: ─┴┬─────────────┴─

Quando as bordas A e B estão quase coincidentes, o UP ou DOWN vira por um intervalo Δt muito pequeno (runt). A charge pump, cuja resposta depende de tempo de condução dos transistores e de sua capacidade de transferir Q (carga), pode não injetar a corrente esperada. Se a corrente de charge pump (Ip) for da ordem de centenas de µA a mA e o loop filter tiver C de algumas dezenas de nF a µF, um pulso com largura sub-ns a alguns ns pode ser fisicamente irrelevante ou causar injeção desigual por efeitos de transmissão.

Pulsos tão curtos também são mais suscetíveis a ruído e interferência de borda, podendo ser interpretados como não-eventos ou causar comutação parcial nos FETs da charge pump — o que induz erro de DC e jitter.

Por que isso é crítico em inversores/BLDC: impacto na prática

Em inversores de climatização (compressor BLDC) ou ventiladores, o PLL ou circuito de controle que gere sincronismo do ângulo rotor/estator deve ser preciso. Jitter no controle do VCO traduz-se em:

Flutuações de torque perceptíveis como vibração ou ruído;
Perda de sincronismo em condições de carga variável (picos de corrente ao ligar);
Oscilações no laço de corrente/velocidade, levando a aquecimento e desgaste prematuro;
Em casos extremos, o controlador pode entrar em modo de proteção por “fault” (overcurrent, stall).

Marcas comuns de ar-condicionado usam controladores onde o front-end lógico é em SMD, com PLLs internos ou discretos. Mesmo que o fabricante forneça um PFD integrado, layouts e componentes passivos externos (por exemplo, redes RC no caminho de reset) podem alterar a dinâmica e causar runt pulses.

A solução: atraso controlado no caminho de reset (delay element)

A solução engenhosa e simples é garantir que o sinal de reset do PFD seja desenhado para não ocorrer instantaneamente ao detectar bordas coincidentes. Ao inserir um pequeno atraso controlado no caminho de reset, você garante que cada transição gere um pulso UP ou DOWN de largura mínima conhecida, independentemente da proximidade das bordas das entradas. Em termos práticos, o reset só “apaga” o flip-flop após um tempo τ mínimo permite que um pulso com largura >= τ seja produzido.

Implementações típicas:

Inserir um pequeno RC no caminho de reset seguido por um gate com Schmitt (para higiene de borda).
Usar um gate lógico com atraso de propagação conhecido (por exemplo, uma cadeia de inversores ou um buffer com atraso).
Usar um monoestável (one-shot) para forçar um pulse-width mínimo por cada evento.

É crucial dimensionar τ pequeno o suficiente para não introduzir deslocamento significativo de fase em regime estacionário. Se τ for muito grande, o PFD sempre produzirá pulso de largura mínima e isso resulta em erro de fase permanente (offset DC). O objetivo é apenas eliminar pulsos com largura menor que a resolvibilidade do charge pump, não criar um novo dead time.

Diagrama “depois da correção” (ASCII)

Sem atraso, pulsos runt aparecem; com atraso, cada evento gera um pulso de largura mínima Tp:

Referência: ─────┐ ─────┐ ↑ ↑ Sinal A: ────┐────────────┐─── ↑ ↑ Sinal B: ─────┐───────────┐── UP (antes): ──┐──┴─┐─────────┐── runt |
UP (depois): ───────┐─────────┐── (pulsos com Tp mínimo) Reset (com delay): ─┐─────────┐──────

Escolha de valores e componentes (orientações práticas)

Tempo de atraso τ: normalmente na faixa de algumas dezenas de ns a alguns µs — dependendo da frequência de operação do PLL. Para sistemas de baixa frequência (kHz), um τ de 100 ns a 1 µs costuma ser seguro. Para PLLs que operam em MHz, reduza τ para tens de ns.
Charge pump Ip típico: muitos PLLs usam Ip de µA até mA. Se Ip for grande, o loop filter C pode ser pequena; se Ip for pequeno, pulsos muito curtos não carregam o capacitor suficiente. O técnico deve medir Ip no datasheet do PLL ou estimar pelo valor da resistência no caminho.
Componentes práticos:
- Gate lógico com atraso: 74HC04 (cadeia de inversores) ou 74LVC1G14 (inversor Schmitt) em SMD. Atenção a níveis lógicos (3.3V vs 5V).
- Monoestável: 74HC123 / 74LVC221 ou equivalentes SOT-23. Permitem ajustes finos do pulse-width por RC externo.
- RC simples: R de 1k–100k com C de 10pF–10nF para τ desejada, seguido por um buffer Schmitt para digitalizar a forma de onda.
Considerar tempo de propagação dos buffers e sincronização com o PFD interno para evitar introduzir jitter.

⚠️ Cuidado: não faça τ grande demais. Aumentar demasiado a largura mínima cria deslocamento de fase em regime estacionário (offset DC) e pode forçar o PLL a corrigir continuamente, elevando erro e aquecimento.

APLICAÇÃO PRÁTICA

Diagnóstico na bancada: como identificar um runt pulse

Se você encontra jitter inexplicável no controle do motor, siga esse roteiro:

Localize o PFD/PLL: identifique o CI responsável pelo PLL (pode ser um circuito dedicado, PLL integrado no driver do motor ou parte do microcontrolador). Consulte silkscreen, layout e datasheet se disponível.
Sinalize as saídas UP/DOWN da PFD e a saída da charge pump (normalmente corrente ou nó de tensão para o loop filter). Use uma ponta de prova de baixa capacitância e o osciloscópio com trigger em borda.
Observe as formas de onda de UP e DOWN em modo persistence/alta resolução. Procure por pulsos cujas larguras sejam muito pequenas ou inconsistentes. Use o modo single-shot para capturar eventos próximos às bordas.
Meça a largura dos pulsos runt. Se eles forem menores que o tempo de comutação do transistor na charge pump (ordem de dezenas de ns) ou inconsistentes, você tem candidato forte a causa.
Verifique se existe um atraso intencional no caminho de reset (RC, monoestável, gate) e se esse componente está danificado (capacitor aberto, resistor em valor errado, CI lógico queimado).

Ferramentas úteis:

Osciloscópio com banda >= 50 MHz (para capturar pulsos curtos).
Ponta de prova 10x de boa qualidade.
Gerador de sinais/função para injetar padrões de teste e avaliar resposta do PLL.
Lupa/estação de reflow se for necessário trocar SMDs.

💡 Dica prática: configure o osciloscópio em persistência infinita e gere fases quase coincidentes com um gerador; observe a ocorrência de pulsos runt — isso simula o caso do campo sem precisar do motor conectado.

Como reparar na placa (ações concretas)

Se o circuito já tem um delay passivo (RC) junto ao reset: verifique o capacitor (tende a falhar por abertura) e o resistor; substitua por valores próximos se necessário.
Se o delay é implementado por um CI lógico (por exemplo, cadeia de inversores ou buffer com atraso): troque o CI por um equivalente. Muitos CIs lógicos resistem bem, mas falhas ou alimentação incorreta podem alterar tempos de propagação.
Se não existe nenhum elemento de delay: você pode adicionar um pequeno RC+Schmitt ou um monoestável SMD para forçar pulse-width mínimo. Exemplo prático:
- R = 10 kΩ, C = 100 pF → τ ~ 1 µs? (atenção: τ = R·C → aqui 10k * 100pF = 1 µs? Na verdade 10k*100pF = 1 ms? Corrijo: 10k * 100pF = 1 µs — sim). Ajuste conforme frequência do PLL.
- Após instalar, meça novamente UP/DOWN e a resposta do PLL, ajustando para o menor τ que elimine pulsos runt sem gerar offset permanente.
Se houver possibilidade, prefira um monoestável programável (74HC123) pois permite ajuste fino do Tp por um único par RC e tem boa imunidade a ruídos.

⚠️ Se o módulo de charge pump for integrado e você não puder acessar UP/DOWN facilmente, trate com cautela. Mudanças no tempo de reset podem alterar a estabilidade global do PLL — teste sempre em bancada com possibilidade de revertimento.

Exemplos práticos em equipamentos brasileiros

Em placas de Midea/Gree com controladores proprietários, é comum ver pequenos arrays SMD próximos ao pino de PLL — verificar esses componentes é essencial.
Em drivers de compressores inverter da LG ou Carrier, o VCO/PLL pode ser parte de um driver maior; o caminho reset muitas vezes passa por buffers lógicos SMD. Queima periódica de pequenos SOT-23 pode alterar o delay.
No campo: sintomas que sugerem runt pulses incluem jitter intermitente, instabilidades sob variação pequena de carga (por exemplo, compressor que vibra ao ligar após curto tempo) e oscilações que desaparecem quando o equipamento atinge temperatura estável.

CONCLUSÃO

Resumindo o principal:

O runt pulse é um pulso de largura insuficiente gerado por PFDs quando o erro de fase é muito pequeno. Ele pode não acionar corretamente a charge pump e causar jitter, instabilidade do motor BLDC e até perda de sincronismo.
Uma solução robusta e prática é inserir um pequeno atraso controlado no caminho de reset do PFD, garantindo um pulse-width mínimo. Isso elimina a zona morta e estabiliza a ação da charge pump.
Em bancada, diagnostique observando UP/DOWN com o osciloscópio, procurando pulsos muito curtos; verifique componentes RC ou gates no caminho de reset; substitua ou adicione um delay calibrado.
Atenção ao dimensionamento do atraso: muito curto não resolve, muito longo induz offset permanente — ajuste para o menor τ possível que elimine os runt pulses.

Pega essa visão final: na manutenção de inversores e controladores de climatização, problemas sutis muitas vezes nascem em circuitos lógicos aparentemente irrelevantes. Conhecer o comportamento do PFD e saber onde inserir um delay pode salvar horas de diagnóstico e evitar trocas desnecessárias de módulos caros. Consulte o artigo original na All About Circuits (“Preventing Runt Pulses in Phase/Frequency Detectors”) para uma visão técnica complementar — eu me baseei nele para estruturar essa aplicação prática.

Eletrônica é uma só, e como eu digo sempre, Toda placa tem reparo — com método e as ferramentas certas. Show de bola — meu patrão, se quiser, eu monto um passo a passo hands-on para um modelo específico de placa (Midea/Gree/LG) com valores e referências de componentes SMD. Tamamo junto.