O Cérebro do Inverter, Parte 6: A Solução Definitiva para o 'Runt Pulse' que Causa Jitter no Compressor | Notícias Climatrônico

INTRODUÇÃO

Se você já viveu o drama de um compressor “engasgando” num ar-condicionado inverter, sabe que nem sempre a solução está em trocar o CI do PLL e pronto. Eu já acompanhei vários casos em que a placa volta da bancada com aparência perfeita — mas o compressor ainda dá aquela cinta de vez em quando. Eletrônica é uma só: o problema fino, muitas vezes, tem origem num pulso minúsculo que ninguém viu. Pega essa visão: esse pulso chama-se runt pulse e pode ser o responsável por jitter na tensão de controle do VCO/PLL que comanda o motor BLDC do compressor.

A notícia da All About Circuits sobre formas de prevenir runt pulses em Phase/Frequency Detectors (PFD) traz uma solução prática e elegante que eu quero traduzir para o nosso dia a dia de manutenção em climatização. Neste sexto artigo da série “O Cérebro do Inverter” avançamos da identificação (Parte 5) para a solução definitiva: inserir um pequeno atraso (delay) no caminho de reset do PFD para eliminar o pulso defeituoso que desencadeia instabilidade no motor.

Aqui vou mostrar o porquê técnico, como o fenômeno aparece na bancada, circuitos típicos de implementação (com exemplos práticos e valores de referência), como diagnosticar com um osciloscópio e o que acontece quando o componente de delay falha. Referencio a matéria da All About Circuits como base conceitual e trago o método aplicado à realidade das placas de ar-condicionado (Midea, Gree, LG, Carrier e similares). Tamamo junto — bora nós trazer esse conhecimento pro ferro velho da bancada.

CONTEXTO TÉCNICO

O que é um PFD e por que o runt pulse incomoda

O Phase/Frequency Detector (PFD) é o bloco que compara a fase e a frequência entre a referência (fref) e o sinal do VCO (feedback). Em PLLs de controle de motor e de frequência, o PFD produz dois sinais digitais: UP (aumentar) e DOWN (diminuir). Esses sinais alimentam a charge pump que converte pulsos em corrente para gerar a tensão de controle (Vcontrol) do VCO, que por sua vez ajusta a frequência até o PLL fechar o laço.

O runt pulse é um pulso muito estreito (muito menor que o tempo lógico normal) que aparece no UP ou DOWN quando os eventos de reset do PFD acontecem quase simultaneamente. Esse pulso pode ser pequeníssimo — às vezes nanosegundos — mas o problema real é que a charge pump, dependendo da sua topologia e dos condensadores do filtro de loop, pode responder injetando uma corrente rápida e descontrolada que causa variações momentâneas em Vcontrol. Essas variações induzem jitter na saída do VCO e, em motores BLDC, traduzem-se em torque ripple e “engasgos”.

Resumo prático: um pulso insignificante no domínio digital vira um pico no domínio analógico que o motor sente como um solavanco.

Como surge o runt pulse: a raiz na latência das portas

PFDs por flip-flops ou por portas lógicas têm caminhos internos com pequenas diferenças de propagação. Quando a fase está quase alinhada, sinais de entrada de borda (edges) e o reset competem. Um reset que chega com ligeiro atraso em relação ao front de saída cria um pulso “meia altura” (runt), porque um lado do detector já começou a mudar enquanto o outro ainda não foi completamente resetado.

Tecnicamente, é uma condição de race entre saídas e a linha de reset. Se o reset for absolutamente instantâneo isso não ocorre, mas na prática nada é instantâneo — portanto a solução é garantir que o reset leve um mínimo de tempo controlado para cancelar qualquer transição incompleta. É aí que entra o delay proposital.

ANÁLISE APROFUNDADA

Como o atraso no caminho de reset elimina o runt pulse (explicação visual)

Imagine o PFD como dois flip-flops com saídas que disparam a charge pump. Ao receber uma borda, um flip-flop seta sua saída (UP ou DOWN) até que a linha de reset seja ativada. Quando as bordas de fref e fdiv (feedback) estão quase coincidentes, ambos flip-flops tendem a serem setados com diferenças de nanosegundos. O reset precisa limpar ambos de forma coordenada.

Sem delay: o reset pode chegar primeiro a um flip-flop e depois ao outro — um se apaga no momento em que o outro ainda está a caminho de apagar, produzindo um pulso ultra estreito numa das saídas. Esse é o runt.

Com delay intencional: adicionando um pequeno atraso controlado no caminho de reset, garantimos que o reset só atue depois que ambas as saídas estejam em estado estável (ou então que o reset tenha uma transição “mais limpa”), evitando a janela de race. Em termos temporais, introduzimos um “guard time” que impede a formação de pulse width abaixo de um limite seguro.

Na prática, isso pode ser feito:

Inserindo um buffer/inversor extra na linha de reset para acrescentar alguns ns de propagação.
Adicionando um pequeno circuito RC que estende a borda de reset (fazendo um trailing/leading edge shaping).
Usando um monostável (one-shot) digital que garanta um tempo mínimo de reset.

A All About Circuits descreve bem a ideia: prevenir a condição de runt é uma questão de controlar a temporização, não de “blindar” a charge pump.

Exemplos práticos de circuitos de delay

Opções que eu já vi e apliquei em bancada:

Buffer/inversor extra (digital)
- Ex.: usar um gate SMD como 74LVC1G14 (Schmitt inverter) ou um HC logic. Cada gate adiciona 5–20 ns de propagação (dependendo do tipo e tensão). Duas portas em cascata somam delay.
- Vantagem: determinístico, não altera a impedância DC do nó.
- Atenção: tensão lógica do buffer deve ser compatível com a tensão do PFD (normalmente 3.3V ou 5V).
RC simples na linha de reset
- Exemplo prático para placas inverter: Rseries ≈ 10 kΩ em série com a linha de reset; Cnode ≈ 100 pF à massa do lado do CI. Tau = R*C ≈ 1 µs.
- Valores típicos que vi em placas reais: R entre 4,7kΩ e 100kΩ; C entre 10 pF e 1 nF. A escolha depende da velocidade do PLL.
- Vantagem: fácil de implementar com componentes SMD pequenos; forma um atraso contínuo.
- Desvantagem: altera a forma de onda e pode afetar o comportamento em bordas muito rápidas; cuidado com acoplamento DC.
Monostável / one-shot
- Usar um pequeno circuito com um timer (ou um transistor + RC) para gerar um pulso de reset com largura mínima garantida (p.ex. 100 ns a alguns µs conforme necessidade).
- Vantagem: garante mínima largura de pulso, evita runt independentemente de small timing differences.
- Complexidade: mais componentes.
Filtro no node da charge pump (solução alternativa)
- Colocar um pequeno capacitor adicional no nó da charge pump (entre CP e o terra) para amortecer correntes curtas. Valores típicos de 10 pF a 100 pF.
- Vantagem: simples, reduz efeito do runt sobre Vcontrol.
- Desvantagem: altera a dinâmica do loop PLL — pode reduzir a largura de banda do loop, mudar a estabilidade e degradar resposta a mudanças rápidas de frequência. Portanto é paliativo, não a solução ideal se o objetivo é preservar desempenho.

Meu patrão: prefiro mexer no reset digital do PFD ao invés de “entupir” o filtro do loop, quando o objetivo é eliminar a causa e não apenas mascarar o efeito.

Aplicando a quem repara inversores de ar-condicionado no Brasil

Na prática, placas de Midea, Gree, LG e Carrier costumam ter PLLs integrados em controladores ou em módulos dedicados. O layout frequentemente apresenta pequenos SMD RC próximos aos pinos de controle. Para o técnico que trabalha com climatização, é essencial saber:

Procure por pequenos capacitores (geralmente 0201/0402) ligados ao pino do reset ou ao nó entre PFD e charge pump.
Em muitas placas, o pino do PFD vai a um bloco de componentes discretos que fazem o condicionamento lógico. Encontrar esse bloco reduz muito o tempo de diagnóstico.
Em equipamentos mais recentes, o PFD pode estar dentro de um CI MCU; aí a solução pode ser externa: um pequeno buffer SMD entre a fonte de reset (ou sinal) e o pino do micro/PLL.

APLICAÇÃO PRÁTICA

Diagnóstico na bancada: como identificar o runt pulse com um osciloscópio

Ferramentas e preparação:

Osciloscópio digital (DSO) com largura de banda adequada: 100 MHz mínimo; 200–500 MHz ideal para capturar pulsos curtos.
Ponteira 10x com grounding curto (spring) ou prover aterramento próximo.
Sondas diferenciais para sinais com referência diferente do terra (às vezes CP está flutuante).
Fonte estabilizada, carga e sinais de referência (pode-se variar fref para provocar situações de quase bloqueio).

Passo a passo:

Localize os pontos: pinos UP e DOWN do PFD; saída da charge pump (CP); nó de controle do VCO (Vcontrol); o sinal de referência e o feedback.
Configure o tempo base: comece em 500 ns/div a 5 µs/div. Ajuste horizontal para ver pulsos estreitos.
Use trigger por borda no canal esperado (UP ou DOWN) com modo single ou normal. Se a ocorrência for intermitente, use trigger com sensibilidade baixa e capture em persistência.
Ative persistência digital (ou mode “infinite persistence”) para acumular runt pulses esporádicos.
Observe o CP e o Vcontrol simultaneamente. Um runt no UP/DOWN deverá corresponder a um pico curto de corrente na charge pump e um pulso em Vcontrol.
Para confirmar, altere a fase: ajuste a frequência de referência levemente desviada do VCO para criar condição quase alinhada. A chance de ver o runt aumenta.

Configurações úteis:

Use alta amostragem e desative profundamente o averaging que pode suavizar pulsos.
Se seu DSO tem captura em modo “event/seq”, use para pegar vários eventos.
Se possível, use decoupling do ground do probe com spring e evite loop de terra longo que distorce sinais rápidos.

💡 Dica prática: muitas vezes o runt aparece só quando o equipamento aquece. Faça testes com aquecimento localizado (soprador quente) no bloco onde está o RC do reset para reproduzir falhas intermitentes.

Onde procurar o circuito de delay na placa e como verificar integridade

Mapear as trilhas entre o PFD e o resistor/capacitor próximos ao pino RESET do CI. Normalmente são SMDs em 0201/0402.
Verifique continuidade com multímetro (em OFF). Capacitores cerâmicos podem falhar abertos ou com fuga em altas temperaturas.
Meça ESR/impedância do capacitor suspeito com LCR-meter se disponível.
Substitua temporariamente o capacitor por um valor semelhante em caso de suspeita. Se a falha desaparecer, problema resolvido.
Se houver um buffer SMD, verifique alimentação e níveis lógicos (Vcc, GND, IN, OUT). Muitas vezes uma falha nesse buffer (pino aberto, solda fria) elimina o delay e reaparece o runt.

⚠️ Atenção: não injetar sinais com generator sem isolar adequadamente. Evite curtos entre trilhas finas ao fazer testes com sondas.

Exemplo prático: ajuste e valores de referência

Cenário: PFD com resposta muito rápida; vemos runt pulses de ~50 ns. Solução: adicionar um gate extra (~10 ns) + RC (R=47k, C=100 pF → tau ≈ 4.7 µs) é exagerado nesse caso. Eu começo mais conservador:
- Inserir um Schmitt inverter (1 porta) no reset para adicionar ~5–15 ns.
- Se o runt persistir, um RC suave: Rseries 10k + Cnode 100 pF → tau ≈ 1 µs. Em sistemas onde o PLL tem largura de banda elevada, prefira R=4,7k e C=100 pF para limitação menor.
Para filtros no node CP (solução paliativa): acrescentar 10–47 pF pode reduzir impacto do runt sem alterar demais o loop. Mas sempre verificar estabilidade do laço após a mudança.

IMPLICAÇÕES DE FALHA

O que acontece se o componente de delay falhar?

Componente aberto (cap aberto, buffer em falha):

O atraso desaparece; o PFD volta ao comportamento anterior com possiblidade de runt pulses recorrentes.
Manifestações no equipamento: jitter na rotação do motor, solavancos sob cargas variáveis, ruídos de frequência, falhas intermitentes principalmente em condições de quase sincronismo.
Em muitos casos, o problema é intermitente e dependente de temperatura — um capacitor cerâmico com microfissura pode apresentar fuga crescente quando aquecido.

Componente em curto (cap curto ou resistor em curto):

Reset pode ficar permanentemente lento ou bloqueado; pior, pode travar o PFD. Isso pode causar deriva contínua do VCO ou perda de sincronismo.
Sintomas: compressor que não entra em rotação correta, bloqueios ou falha total de fechamento do laço.

Variação de valor (cap envelhecido, ESR aumentado):

O tempo de delay muda e pode criar jitter temporal: às vezes o runt some, às vezes aparece, gerando defeito intermitente — pesadelo em bancada.
Em casos extremos, a alteração do tau pode degradar a resposta dinâmica do PLL.

💡 Dica prática: quando encontrar placas com comportamento intermitente, substitua os pequenos capacitores e resistores do caminho de reset por componentes novos (SMD) — custo baixo e retorno alto. Toda placa tem reparo.

CONCLUSÃO

Resumindo o essencial:

O runt pulse no PFD é uma causa real de jitter no PLL e de instabilidade no motor BLDC dos compressores inverter.
A raiz está em diferenças de propagação interna e em condições de fronteira de fase — um pulso muito estreito dispara a charge pump e cria um spike analógico.
A solução mais elegante é inserir um pequeno atraso no caminho de reset do PFD — via buffer/inversor extra, RC ou monostável — prevenindo a condição de race.
Em bancada: use escopo com persistência, trigger por borda e probes adequadas para capturar pulsos. Procure por RCs e buffers próximos ao pino de reset do PLL/CI. Troque componentes suspeitos.
Evite “entupir” o filtro do loop com capões grandes como primeira alternativa — isso altera a dinâmica do PLL e pode mascarar outros problemas.

A aplicação prática é direta: substituir um capacitor ou uma resistência defeituosa pode devolver a vida a uma placa que seria descartada. Pega essa visão: antes de trocar o CI do PLL, verifique o caminho de reset e procure por runt pulses com o osciloscópio. Show de bola? Meu patrão, é diagnose de profissional — salva tempo e grana do cliente.

Referência técnica: inspirei-me no artigo da All About Circuits “Preventing Runt Pulses in Phase/Frequency Detectors” para consolidar as melhores práticas apresentadas aqui e adaptá-las à realidade das placas de climatização. Para o técnico prático: aplique com cuidado, meça antes e depois, e lembre-se — Eletrônica é uma só.