O Cérebro do Inverter, Parte 7: A Solução de Engenharia para o "Pulso Anão" que Trava o Compressor | Notícias Climatrônico

INTRODUÇÃO

Pega essa visão: você está atendendo um split inverter que, do nada, dá problema de sincronismo — o compressor cai em torque baixo, ou a placa de potência trava de forma intermitente, só quando a temperatura do ambiente e a carga batem num determinado ponto. Você troca sensor, troca driver, e o defeito some por um tempo, só pra voltar num dia frio ou muito quente. Frustrante, né? Eu já passei por isso e vou te mostrar por que uma falha tão sutil muitas vezes não aparece em troca de peças aleatórias. Eletrônica é uma só, meu patrão — entender o princípio salva tempo e evita retrabalho.

Recentemente li um artigo no All About Circuits que explica de forma bem didática como os chamados runt pulses (ou “pulsos anões”) surgem em detectores de fase/frequência (PFD – phase/frequency detector) e por que eles podem travar PLLs e gerar comportamentos erráticos em inversores. Nesta sétima parte da série “O Cérebro do Inverter”, eu, Lawhander, vou pegar essa ideia e traduzir para o técnico de campo: o que é esse tal de runt pulse, como ele se origina, por que ele enlouquece a charge pump e o VCO/PLL do drive, e — o mais importante — qual é a solução de engenharia adotada nos CIs modernos: um pequeno atraso no caminho de reset dos flip‑flops do PFD.

Neste artigo eu não vou só repetir o que a fonte descreve; vou mergulhar nos detalhes práticos, mostrar diagramas de tempo simplificados que você pode comparar no osciloscópio da bancada, explicar como identificar esse defeito em placas de Midea, Gree, LG ou Carrier, e dar dicas de reparo e mitigação quando você topar com um CI “equivalente” que não tem essa proteção interna. Bora nós — tamamo junto nessa.

CONTEXTO TÉCNICO

O que é um PFD e qual seu papel numa PLL

Antes de tudo, precisamos alinhar conceito: um PFD (Phase/Frequency Detector) é o bloco lógico que compara a fase e a frequência de duas entradas — tipicamente o sinal de referência (clock externo, sensor de rotor, etc.) e o sinal do VCO (Voltage Controlled Oscillator) ou da malha que estamos fechando. O PFD gera sinais de “UP” e “DOWN” para uma charge pump que envia correntes ao filtro passa‑baixa da PLL. Esse filtro converte corrente em tensão para controlar o VCO: mais corrente UP → tensão sobe → VCO aumenta frequência; mais DOWN → tensão desce.

Num drive de compressor BLDC ou em gerenciamento de chaveamento, a estabilidade desse loop é crítica: uma oscilação ou perda de lock vira falha de comutação, aumento de corrente, ruído e até desligamento por proteção. O PFD frequentemente é implementado com dois flip‑flops tipo D e um conjunto de portas lógicas que gerenciam set/reset, mantendo UP ou DOWN ativos até que a diferença seja corrigida.

O que é a “zona morta” de um PFD e por que importa

A “zona morta” (dead zone) é o intervalo próximo de zero erro de fase no qual o PFD deixa de gerar tensão média significativa para a charge pump. Em PFDs clássicos, se as transições de entrada chegam quase simultâneas, podem ocorrer condições ambíguas: nenhum dos flip‑flops fica firmemente ativo, ou ambos são ativados por instantes quase idênticos. Isso leva ao aparecimento de pulsos muito curtos e indeterminados — os famosos runt pulses — que não têm a amplitude desejada (ou duração adequada) para a charge pump processar corretamente. Em vez de uma corrente limpa UP ou DOWN, a charge pump vê “moscas” de corrente que somam ou geram ruído.

Como os runt pulses impactam a charge pump e o controle do motor

A charge pump é sensível ao tempo: ela converte pulsos de corrente em variação média do capacitor do filtro. Pulsos muito curtos podem não carregar completamente a saída de corrente, gerar picos parciais e, dependendo do design, provocar disparos de comparadores dentro do circuito de proteção (UMPS, detectores de sobrecorrente instantâneos) ou uma tensão de controle que “oscila” em torno do ponto de lock. Isso traduz-se em sintomas que o técnico vê na prática:

Oscilações finas na velocidade do motor ou falha de lock em baixas velocidades.
Ruídos eletromagnéticos e aquecimento localizado.
Desligamentos intermitentes que não param em troca de peças aleatórias.
Desalinhamento do sensorless em BLDCs, torque anômalo e reinicializações.

Esses efeitos são especialmente perniciosos porque aparecem apenas em condições específicas: temperatura, tolerância dos componentes de temporização, e ruído elétrico. Por isso, um diagnóstico superficial pode falhar.

ANÁLISE APROFUNDADA

Como são gerados os runt pulses (condição de corrida)

O gerador típico de runt pulses é uma condição de corrida entre os caminhos de set/reset dos flip‑flops do PFD. Imagine duas entradas A e B que disparam flip‑flops sincronizados localmente. Quando A chega primeiro, o flip‑flop correspondente seta UP; quando B chega depois, o outro flip‑flop seta DOWN. O problema aparece quando A e B chegam quase no mesmo instante: o primeiro sinal pode ativar parcialmente um flip‑flop; o segundo sinal chega enquanto o primeiro ainda faz a transição, levando a um reset quase concomitante. Se o reset for aplicado sem controle, o flip‑flop pode produzir um pulso muito curto — o runt pulse — cuja largura fica abaixo do que a charge pump reconhece como “válido” ou gera corrente parcial.

Tecnicamente, isso ocorre porque as bordas de subida têm tempos de propagação e setup/hold finitos. Se o caminho de reset não for cuidadosamente sequenciado, ocorre uma janela de ambiguidade. Estamos falando de tempos na ordem de dezenas de nanosegundos a microssegundos dependendo da tecnologia do CI e da frequência de operação — o que, em sistemas de potência de inversores, é suficiente para provocar erro de controle.

A solução: inserir atraso no caminho de reset

A lição que os projetistas aprenderam — e que o artigo do All About Circuits explica bem — é que a forma mais elegante e robusta de eliminar runt pulses é garantir que o reset dos flip‑flops ocorra sempre depois que os setters tiverem tido tempo de estabilizar. Em termos práticos, adiciona‑se um pequeno atraso no caminho de reset, de forma que a condição de set seja sempre resolvida antes do reset entrar em efeito. Isso vira uma prevenção de corrida simples e eficaz.

Como funciona:

Quando uma borda ativa uma saída (UP ou DOWN), a lógica de reset é projetada para chegar alguns nanosegundos depois, assegurando que qualquer transição de bordo do flip‑flop gere um pulso com largura mínima.
Esse atraso pode ser implementado internamente no CI com uma cadeia de inversores, um latch temporizado, circuito monostável integrado, ou delays por restrição de corrente/capacitância controlada no silício.
Em CIs de maior qualidade, o circuito de reset também monitora o estado e bloqueia reset se houver incerteza, produzindo sempre pulsos com largura garantida (pulse width guarantee), eliminando runt pulses.

O efeito prático é que a charge pump recebe apenas pulsos com largura e amplitude previstas, resultando numa tensão de controle limpa e numa PLL estável.

Visualizando a solução: diagramas de tempo

Pega essa visão em forma de diagrama de tempo simplificado. Considere duas entradas REF e VCO, e as saídas UP/DOWN do PFD, e a linha RESET interna.

Sem atraso (situação problemática):

REF: ──↑────────
VCO: ──↑──────── (quase simultâneas)
UP: ──────┐↓──── (pulso muito curto)
DOWN: ───┐↓─────── (pulso curto cruzando)
RESET: ─────┴───── (reset chega sem ordenar)

Resultado: UP/DOWN com pulsos irregulares, runt pulses cruzando, charge pump vê corrente fragmentada.

Com atraso no reset:

REF: ──↑────────
VCO: ──↑────────
UP: ────┐────── (pulso com largura mínima garantida)
DOWN: ─────┐─────
RESET: ─────┴──── (reset chega depois do pulso mínimo)

Resultado: UP e DOWN são mutuamente exclusivos e com largura suficiente — charge pump é alimentada com correntes limpas.

No osciloscópio, a diferença é clara: sem atraso, você verá pulsos muito curtos e ruídos no VCP (tensão do capacitor de filtro). Com atraso interno, o VCP fica estável, sem micro‑oscilações.

Por que alguns CIs “equivalentes” falham

Muitas vezes o técnico substitui um CI PFD/PLL por um modelo “equivalente” encontrado no mercado paralelo. O que acontece é que o datasheet pode mostrar funções similares, pinos compatíveis e até limites elétricos parecidos — mas o comportamento dinâmico interno (sequenciamento, delays internos, proteção contra runt pulses) pode ser diferente ou inexistente. Assim:

Um CI sem delay pode funcionar bem em laboratório com sinais limpos e cargas baixas, mas falhar em campo sob ruído, variação de temperatura e tolerâncias de componentes.
Um CI que não garante largura mínima de pulso deixa a charge pump vulnerável a correntes parciais que degradam o controle.
Em ambientes de climatização, onde cabos são longos, há ruídos de comutação e variação de tensão, essas diferenças internas se manifestam rapidamente.

Portanto, trocar por “equivalente” não testado é um risco real. Show de bola trocar se tiver certeza do internals; caso contrário, procure o componente com a mesma família/versão que tenha a proteção de delay no reset.

APLICAÇÃO PRÁTICA

Diagnóstico em bancada: como encontrar o runt pulse

Pega essa visão prática para fazer na bancada:

Ferramentas mínimas:

Osciloscópio com sonda x10 (preferível com banda adequada à frequência do sistema).
Fonte estabilizada para alimentar placa.
Gerador de sinal, se for possível injetar referência.
Amperímetro ou sonda de corrente para observar a charge pump (opcional).

Passos:

Localize os pontos de acesso do PFD: entradas de referência (REF), entrada do VCO (ou ponto de comparação), sinais UP/DOWN da PFD, e o nó da charge pump / tensão VCTRL do filtro.
Observe as formas de onda de REF e VCO. Procure por transições quase simultâneas.
Monitore UP e DOWN: se ver pulsos extremamente curtos (muito mais curtos que o período das entradas) — especialmente pulsos que se sobrepõem ou cruzam — você provavelmente tem runt pulses.
Verifique VCTRL: ruídos, micropassagens ou oscilações finas são indicativos de correntes fragmentadas na charge pump.
Teste em condições de carga variadas e temperatura (ou simule ruído), pois o defeito pode ser sensível.

💡 Dica prática: use trigger do osciloscópio em borda e persista a tela (persistence) para capturar pulsos raros. Às vezes o runt aparece apenas 1 em 1000 ciclos.

Reparo e mitigação em campo

Se você identificar runt pulses numa placa de ar condicionado (Midea, Gree, LG, Carrier), as opções são:

Trocar o CI por uma versão original ou conhecida que tenha o atraso interno documentado. Procure no datasheet por termos como “minimum pulse width”, “dead-zone cancellation”, “built-in delay”, “glitch filtering”.
Se não houver substituto disponível, uma mitigação possível é adicionar um pequeno circuito de atraso externo no caminho de reset do PFD (se esse caminho for acessível). Exemplo de técnicas:
- Inserir um pequeno RC + buffer para criar atraso controlado; ou
- Usar um pequeno monostável (one-shot) para garantir largura mínima do pulso.
- Inserir um gate lógico de baixa velocidade (propagation delay controlada) para criar o atraso desejado.

⚠️ Alerta: mexer internamente no caminho de reset exige cautela. Alterações mal calculadas podem introduzir latência excessiva, mudar a resposta da PLL e desestabilizar o sistema. Teste em bancada e tenha cuidado com valores de RC que dependem da temperatura.

Ferramentas e técnicas recomendadas

Use um osciloscópio com largura de banda compatível ao clock que você está medindo. Para sistemas de tempo de comutação rápidos, 100 MHz ou mais pode ser necessário.
Utilize sondas x10 e aterramento correto para não introduzir ruído.
Faça testes em condições reais: carga do compressor, temperatura ambiente e tensão da rede, pois falhas intermitentes muitas vezes dependem dessas variáveis.
Consulte o datasheet do CI original: termos como “glitch suppression”, “blanking time”, “minimum pulse width” são indicadores de proteção contra runt pulses.

CONCLUSÃO

Resumindo: runt pulses são pulsos muito curtos gerados por condições de corrida no PFD quando entradas de referência chegam quase simultaneamente. Esses pulsos, aparentemente inofensivos, podem desregular a charge pump e a tensão de controle da PLL, causando comportamentos intermitentes e difíceis de diagnosticar em inversores e drives de compressor BLDC. A solução elegante, já adotada em CIs modernos e descrita originalmente no All About Circuits, é a inserção de um pequeno atraso no caminho de reset dos flip‑flops do PFD, garantindo largura mínima de pulso e eliminando a condição de corrida.

Para o técnico de campo, o impacto é real: substituir um CI por um “equivalente” sem essa proteção pode transformar um reparo simples num pesadelo de retrabalho. Por isso, minha recomendação prática é: diagnostique com osciloscópio procurando UP/DOWN e VCTRL irregular; prefira CIs com especificação de “pulse width guarantee” e, quando necessário, implemente mitigação externa com cuidado. Toda placa tem reparo — mas só quem entende o princípio evita trocar peça por peça à toa.

Pega essa visão final: elevação de conhecimento faz a diferença entre troca de peça e reparo definitivo. Se quiser, eu posso te passar um checklist de diagnóstico para levar na van ou um esboço de circuito de delay externo testado em bancada. Tamamo junto — meu patrão, vamos deixar esses inversores redondinhos.